1. 元器件布局的考慮

元器件布局時(shi),應(ying)該把相互有(you)關的(de)(de)元件盡量(liang)放(fang)得(de)近一些。例(li)如,時(shi)鐘(zhong)發生器、晶振、CPU的(de)(de)時(shi)鐘(zhong)輸入端都易(yi)產生噪音,在(zai)放(fang)置的(de)(de)時(shi)候(hou)應(ying)該把它們靠近些。對于(yu)那些易(yi)產生噪聲的(de)(de)器件、小電(dian)流電(dian)路(lu)、大電(dian)流電(dian)路(lu)、開關電(dian)路(lu)等(deng),應(ying)盡量(liang)使其(qi)遠離單片機的(de)(de)邏輯控制(zhi)(zhi)電(dian)路(lu)和存(cun)儲(chu)電(dian)路(lu)(ROM、RAM);如有(you)可(ke)能,則將這些電(dian)路(lu)另外制(zhi)(zhi)成電(dian)路(lu)板,會(hui)更加有(you)利于(yu)抗干擾,提高電(dian)路(lu)工作時(shi)的(de)(de)可(ke)靠性。

2. 去耦電容的設置

盡量在關鍵元件,如ROM、RAM等芯片(pian)旁邊安(an)裝去(qu)耦(ou)電(dian)(dian)容(rong)(rong)(rong)。實際上(shang),印(yin)制(zhi)電(dian)(dian)路板(ban)走線(xian)、引腳走線(xian)和接線(xian)等都可能含有較(jiao)大的(de)(de)電(dian)(dian)感(gan)效應。大的(de)(de)電(dian)(dian)感(gan)可能在VCC走線(xian)上(shang)引起嚴(yan)重的(de)(de)開(kai)關噪聲(sheng)尖峰,防止其產生(sheng)的(de)(de)唯(wei)一方(fang)法(fa)是在VCC與電(dian)(dian)源地(di)之間安(an)放一個0.1μF的(de)(de)去(qu)耦(ou)電(dian)(dian)容(rong)(rong)(rong)。如果電(dian)(dian)路板(ban)上(shang)使(shi)用(yong)的(de)(de)是表面安(an)裝零件,則可以用(yong)片(pian)狀(zhuang)電(dian)(dian)容(rong)(rong)(rong)直(zhi)接緊靠著元件,在VCC引腳上(shang)固定(ding)。最好是使(shi)用(yong)瓷(ci)片(pian)電(dian)(dian)容(rong)(rong)(rong),因為這種(zhong)電(dian)(dian)容(rong)(rong)(rong)有較(jiao)低(di)的(de)(de)靜電(dian)(dian)損耗(ESL)和高頻阻抗,另外這種(zhong)電(dian)(dian)容(rong)(rong)(rong)在溫(wen)度和時間上(shang)的(de)(de)介質穩(wen)定(ding)性也很不(bu)錯。盡量不(bu)要使(shi)用(yong)鉭電(dian)(dian)容(rong)(rong)(rong),因為它在高頻下(xia)的(de)(de)阻抗較(jiao)高。

另外(wai)在(zai)安放去耦(ou)電容時需要注意以(yi)下幾點:

a. 在印制電(dian)(dian)路(lu)板的電(dian)(dian)源輸入端跨接100μF左(zuo)右的去耦電(dian)(dian)容(rong);如果體積允許,電(dian)(dian)容(rong)量大一些更(geng)好。

b. 原則(ze)上每個(ge)集成電(dian)路芯片(pian)的旁邊(bian)都需要放(fang)置一(yi)個(ge)0.01μF的瓷片(pian)電(dian)容(rong);如果電(dian)路板的空隙(xi)太小(xiao)而(er)放(fang)置不下,可以每10個(ge)芯片(pian)左右放(fang)置一(yi)個(ge)1~10μF的鉭電(dian)容(rong)。

c.  對于抗干(gan)擾能力弱(ruo)的、關斷(duan)時電流變化大的元(yuan)件和(he)(he)RAM、ROM等存儲元(yuan)件,應該在(zai)電源線(VCC)和(he)(he)地線之(zhi)間接入去(qu)耦電容。

d. 電容的引線不要太長,特別是高頻旁路電容不能帶引線。

3. 接地線的處理

在(zai)這(zhe)種電(dian)路(lu)中地(di)(di)線(xian)的種類有很多(有系統地(di)(di)、屏蔽地(di)(di)、邏輯地(di)(di)、模(mo)擬地(di)(di)等),地(di)(di)線(xian)布局是否(fou)合理,將決定整個(ge)電(dian)路(lu)的抗干擾能(neng)力(li)。在(zai)設計地(di)(di)線(xian)和接地(di)(di)點的時候(hou),應該考慮以下問題:

a. 邏輯地(di)(di)和模擬(ni)(ni)地(di)(di)要分開布(bu)線(xian)(xian),不能合用,將它們各處的地(di)(di)線(xian)(xian)分別與相應的電源(yuan)地(di)(di)線(xian)(xian)相連。設計時,模擬(ni)(ni)地(di)(di)線(xian)(xian)應盡(jin)(jin)量加粗(cu),而且盡(jin)(jin)可能加大(da)引(yin)出端(duan)的接(jie)地(di)(di)面積。一(yi)般來講,對(dui)于輸入輸出的模擬(ni)(ni)信號,與單(dan)片機電路之間最好通過光耦進行(xing)隔離(li)。

b. 在設計邏輯電(dian)路(lu)的(de)印制板時,其地線(xian)應構成閉環(huan)形(xing)式,可(ke)提高(gao)電(dian)路(lu)的(de)抗干(gan)擾能力。

c. 地(di)(di)線(xian)應盡量粗。如(ru)果地(di)(di)線(xian)很細,則地(di)(di)線(xian)電(dian)阻將會(hui)很大(da),造成接(jie)地(di)(di)電(dian)位隨電(dian)流的(de)變化(hua)而變化(hua),致使信號電(dian)平不穩、電(dian)路(lu)的(de)抗干擾(rao)能力(li)下降。在布(bu)線(xian)允許的(de)情況下,要保證主要地(di)(di)線(xian)的(de)寬度至少在2~3mm,元件(jian)引腳上的(de)接(jie)地(di)(di)線(xian)應在1.5mm左(zuo)右。

d. 要注意接(jie)(jie)地(di)點(dian)的選擇(ze)。當板上信(xin)號頻(pin)率(lv)低于(yu)(yu)1MHz時,由于(yu)(yu)布線和元件之間的電(dian)(dian)磁感(gan)應影(ying)響很小,而接(jie)(jie)地(di)電(dian)(dian)路(lu)(lu)形(xing)成(cheng)(cheng)的環流對于(yu)(yu)干擾的影(ying)響較(jiao)大(da),所(suo)以要采用一點(dian)接(jie)(jie)地(di),使其不(bu)形(xing)成(cheng)(cheng)回路(lu)(lu)。當電(dian)(dian)路(lu)(lu)板上信(xin)號頻(pin)率(lv)高于(yu)(yu)10MHz時,由于(yu)(yu)布線的電(dian)(dian)感(gan)效(xiao)應明(ming)顯(xian),地(di)線阻抗變得(de)很大(da),此時接(jie)(jie)地(di)電(dian)(dian)路(lu)(lu)形(xing)成(cheng)(cheng)的環流就(jiu)不(bu)再是主要問題(ti)了,所(suo)以應采用多點(dian)接(jie)(jie)地(di),盡量(liang)降低地(di)線阻抗。

e. 電(dian)源(yuan)(yuan)線(xian)的(de)設置除(chu)了要根(gen)據電(dian)流的(de)大小(xiao)盡量加粗線(xian)寬度外(wai),布線(xian)時還應使(shi)電(dian)源(yuan)(yuan)線(xian)、地線(xian)的(de)走線(xian)方向(xiang)與數據線(xian)的(de)走線(xian)方向(xiang)一致。此外(wai),還可用地線(xian)將電(dian)路板的(de)底層(ceng)沒有走線(xian)的(de)地方鋪滿,這些(xie)方法都(dou)有助于增強電(dian)路的(de)抗(kang)干擾能力。

4. 數據線寬度選擇

數(shu)據線的寬度也應盡可能寬,以(yi)減小阻抗。至少不小于0.3mm,如果(guo)采用0.46mm或者更(geng)(geng)大,則更(geng)(geng)為理想。

5. 電路板過孔的處理

由于(yu)電路板的過孔會帶來(lai)約10pF的電容效應,對(dui)于(yu)高(gao)頻電路,將會引入太多的干擾,所以在布線的時候(hou)應該注意。