信(xin)號(hao)發生器(qi)在通(tong)(tong)信(xin)領域(yu)的應用(yong)(yong)(yong)，不僅(jin)要(yao)求(qiu)信(xin)號(hao)發生器(qi)具有(you)較高(gao)(gao)的穩(wen)定度(du)(du)和(he)精度(du)(du)，還要(yao)能夠迅速地切換頻點。本信(xin)號(hao)發生器(qi)PCBA方(fang)案(an)采用(yong)(yong)(yong)可(ke)編(bian)程門陣列(FPGA)器(qi)件(jian)與(yu)高(gao)(gao)速D/A芯片(pian)相(xiang)(xiang)結合(he)(he)，采用(yong)(yong)(yong)直接(jie)數(shu)字(zi)合(he)(he)成技(ji)術(shu)(shu)(DDS法)產生連續波(bo)信(xin)號(hao)。DDS技(ji)術(shu)(shu)是一(yi)種從相(xiang)(xiang)位(wei)(wei)出發合(he)(he)成波(bo)形的技(ji)術(shu)(shu)，它打破了(le)傳統(tong)頻率(lv)(lv)合(he)(he)成技(ji)術(shu)(shu)的束縛(fu)，與(yu)傳統(tong)頻率(lv)(lv)合(he)(he)成方(fang)法相(xiang)(xiang)比具有(you)諸多(duo)優勢，如頻率(lv)(lv)分辨率(lv)(lv)高(gao)(gao)、輸(shu)出相(xiang)(xiang)位(wei)(wei)噪聲低、相(xiang)(xiang)位(wei)(wei)連續變化和(he)轉換速率(lv)(lv)快等，是全數(shu)字(zi)化技(ji)術(shu)(shu)的關(guan)鍵(jian)?。隨著微電(dian)子技(ji)術(shu)(shu)和(he)數(shu)字(zi)集成電(dian)路的發展，近年來DDS技(ji)術(shu)(shu)獲得迅速發展并被廣泛(fan)應用(yong)(yong)(yong)于數(shu)字(zi)通(tong)(tong)信(xin)系統(tong)中。

原理

利用FPGA完成DDS核的(de)功能，通過并串(chuan)轉(zhuan)換技(ji)術產生兩路數字波形數據(ju)，并以低壓差分模式(LVDS)輸(shu)出(chu)，送入到DAC芯片。最終由(you)DAC芯片經過數模轉(zhuan)換后輸(shu)出(chu)一定(ding)頻率的(de)模擬信號。

DDS信號(hao)產(chan)生單元

DDS的工作原理如(ru)圖

主(zhu)要包括相位累(lei)加器(qi)、波(bo)(bo)(bo)形(xing)存(cun)儲器(qi)(ROM)、D/A轉換器(qi)和低通濾(lv)波(bo)(bo)(bo)器(qi)四個部分。其中(zhong)相位累(lei)加器(qi)與波(bo)(bo)(bo)形(xing)存(cun)儲由FPGA完(wan)成(cheng)。

在FPGA參考時鐘(zhong)的(de)上(shang)升沿，相(xiang)(xiang)(xiang)位(wei)累加器(qi)對(dui)頻率(lv)控制字進行累加，得到相(xiang)(xiang)(xiang)位(wei)對(dui)ROM尋(xun)址，完(wan)成相(xiang)(xiang)(xiang)位(wei)一幅度轉換，讀取出相(xiang)(xiang)(xiang)應的(de)波形數據，經D/A轉換輸出階(jie)梯波。

D/A轉換

該(gai)方案D/A轉換采樣(yang)樣(yang)率(lv)高達2.5GSPS，射頻輸(shu)出。

DAC芯片的(de)(de)(de)(de)采(cai)樣頻(pin)率(lv)(lv)設計(ji)為(wei)2GSPS，主(zhu)(zhu)機驅(qu)動(dong)解(jie)交錯數據(ju)以偏移(yi)二(er)進制的(de)(de)(de)(de)格式送(song)到這(zhe)兩個接(jie)口，每(mei)路數據(ju)的(de)(de)(de)(de)頻(pin)率(lv)(lv)均為(wei)芯片時(shi)(shi)(shi)鐘頻(pin)率(lv)(lv)的(de)(de)(de)(de)1/2，即(ji)為(wei)1GHz。嵌(qian)入式DDR數據(ju)時(shi)(shi)(shi)鐘輸入端口(DCI)，主(zhu)(zhu)機在DCI時(shi)(shi)(shi)鐘的(de)(de)(de)(de)上、下邊沿均輸出數據(ju)，DCI時(shi)(shi)(shi)鐘頻(pin)率(lv)(lv)為(wei)500MHz。DCI的(de)(de)(de)(de)時(shi)(shi)(shi)鐘沿必須(xu)與數據(ju)位躍遷重合。輸人數據(ju)的(de)(de)(de)(de)標(biao)稱采(cai)樣點是DCI時(shi)(shi)(shi)鐘沿的(de)(de)(de)(de)中(zhong)點，該(gai)點對(dui)應于數據(ju)眼的(de)(de)(de)(de)中(zhong)心(xin)。同時(shi)(shi)(shi)為(wei)實現主(zhu)(zhu)機對(dui)DAC的(de)(de)(de)(de)同步操作，參(can)考時(shi)(shi)(shi)鐘4分頻(pin)后經DCO接(jie)口送(song)到主(zhu)(zhu)機，該(gai)頻(pin)率(lv)(lv)與DCI時(shi)(shi)(shi)鐘頻(pin)率(lv)(lv)相同。

數(shu)據(ju)(ju)匯編器對(dui)接收來的兩(liang)路(lu)1GHz的數(shu)據(ju)(ju)流進行重組，并在DAC核中(zhong)進行數(shu)據(ju)(ju)重構，最終轉換為模擬(ni)信號。

外圍電路

REFIN輸(shu)入(ru)一(yi)個參考頻(pin)(pin)率(lv)，經過分(fen)頻(pin)(pin)后作為(wei)鑒相頻(pin)(pin)率(lv)與(yu)(yu)鑒相器N分(fen)頻(pin)(pin)后的頻(pin)(pin)率(lv)比較，鑒相器輸(shu)出(chu)(chu)與(yu)(yu)相位誤差成(cheng)比例的電壓(ya)，經過外部的環路濾波器控(kong)制帶內外噪聲與(yu)(yu)雜散，得到(dao)調諧電壓(ya)，通(tong)過VCO使輸(shu)出(chu)(chu)頻(pin)(pin)率(lv)與(yu)(yu)設定值相同(tong)。輸(shu)出(chu)(chu)同(tong)樣是差分(fen)信號，經過三端濾波電容(rong)連接到(dao)時鐘輸(shu)入(ru)端口，為(wei)其(qi)提供穩定的工作頻(pin)(pin)率(lv)。

PCBA加工產能

PCBA工藝能力

PCBA交期說明